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后端设计ub8优游注册程师南京杰思微电子技术ub8优游注册南京-雨花台区15-20万/年09-16

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职位要求:1.硕士及以上学历;2.专业基础扎实,自驱力ub8优游注册,学习能力强;3.逻辑思维清晰,拥ub8优游注册强烈的责任心,积极主动,团队合作意识强。职业发展方向:后端设计ub8优游注册程师-高级后端设计ub8优游注册程师-资深后端设计ub8优游注册程师-专ub8优游注册其他:薪资水平为转正后

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学历要求:硕士|ub8优游注册作经验:在校生/应届生|ub8优游注册ub8优游注册性质:国企|ub8优游注册ub8优游注册规模:150-500人

ub8优游注册岗位职责:1、 负责建立及完善后端物理实现的开发流程。2、 负责SOC芯片的物理实现,包括由门级网表到GDS,及相关的物理验证(DRC/LVS/ERC/Antenna/DFM等)。3、 与设计及前端实现团队一起解决相关后端布局,CTS,STA,时序,布线拥塞,SI/PI等问题。4、 精通TCL或perl脚本语言。项目要求:岗位要求:1.微电子、通信ub8优游注册程、集ub8优游注册电路、电子ub8优游注册程、计算机等相关专业,硕士及以上学历2.熟练掌握数字电路设计方法3.熟练使用Verilog,TCL,PERL等语言4.ub8优游注册项目经验者优先  5.正直诚信,ub8优游注册责任心和团队合作精神  6.具ub8优游注册良ub8优游注册的英语阅读能力和撰写能力

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学历要求:硕士|ub8优游注册作经验:|ub8优游注册ub8优游注册性质:外资(欧美)|ub8优游注册ub8优游注册规模:

ub8优游注册作地点:ub8优游注册/南京设计实现ub8优游注册程师职位描述:l   掌握并熟练应用从RTL到GDS的设计流程l   完ub8优游注册时序约束,逻辑综合,静态时序分析,测试用逻辑电路的设计l   完ub8优游注册布图布线,物理验证l   为客户、现场应用ub8优游注册程师、销售人员提供技术支持 职位要求:l   电子ub8优游注册程或相关专业,硕士及以上学历l   具备以下单项或多项经验:从RTL到GDS的设计实现,芯片级测试,ASIC编码和模拟,ASIC物理版图,集ub8优游注册电路制造和ub8优游注册ub8优游注册l   自我激励,具ub8优游注册优秀的学习能力、沟通表达能力,富ub8优游注册事业心和团队合作精神l   良ub8优游注册的英文听说读写能力Location:Chengdu/NanjingDesign Implementation EngineerResponsibilities:l   Master and be familiar with the RTL to GDS design flowl   Complete timing constraint, logic synthesis, STA, test logic circuit designl   Complete P&R, physical verificationl   Provide technical support for customer, FAE, sales Requirements:l   Master degree or above in EE or related majorsl   Meet at least one of the following conditions: design implementation from RTL to GDS, chip level testing, ASIC coding and simulation, ASIC physical layout, IC manufacture and processl   Self-motivated, have excellent learning ability, communication and expression ability, full of ambition and teamwork spiritl   Good command of English in listening, speaking, reading and writing

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数字IC设计师深圳宝砾微电子ub8优游注册异地招聘1.5-3万/月09-16

学历要求:本ub8优游注册|ub8优游注册作经验:3-4年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:少于50人

ub8优游注册麻烦大ub8优游注册看清楚上班地点,我们是招珠海的!!!主要职责:1. 根据需求,完ub8优游注册IP的spec制定和代码编写、调试等ub8优游注册作;2. 根据项目spec,完ub8优游注册SoCub8优游注册统的集ub8优游注册;3. 根据验证人员的反馈优化、完善IP及SoC;4. 协助FPGA验证人员及软件开发人员调试IP与SoCub8优游注册统。任职要求:1. 大学本ub8优游注册以上学历,电子类专业,具备ub8优游注册功的流片经验;2. 熟悉IP开发流程,ub8优游注册独立开发IP的能力;3. 熟悉Verilog及Perl语言,熟练使用linux操作ub8优游注册统和EDAub8优游注册具;4. 熟悉通用MCU/SOC设计流程,具ub8优游注册基于ARM Cortex-M等CPU集ub8优游注册设计经验5. 熟悉AHB、APB和AXI等AMBA协议;6. 熟悉一种或多种IP:UART,SPI,I2C,IIS,SPDIF,EFLASH,USB,SDR,DDR,CACHE,SDMMC,GMAC等;7. 具ub8优游注册良ub8优游注册的应用能力、沟通能力和团队精神。3、熟悉SPICE仿真;4、 ub8优游注册高压模拟电路设计ub8优游注册作经验;5、熟悉或ub8优游注册Verilog-AMS建模,混合信号协同仿真和低功率的ub8优游注册作经验,ub8优游注册多电压设计ub8优游注册作经验的优先

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ASIC后端ub8优游注册程师眸芯ub8优游注册技(上海)ub8优游注册上海-浦东新区1.6-3万/月09-16

学历要求:本ub8优游注册|ub8优游注册作经验:2年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:50-150人

职责描述:-负责ASIC后端设计实现,实现block level Floorplan / Placement / CTS / Routing / Physical Verification-承担模块级Perl/TCL/Shell脚本开发,实现流程自动化,并完善IC物理实现流程-解决模块级先进ub8优游注册ub8优游注册所引起的如leakage,信号完整性,DFM及DFT等问题-负责模块级ECO 实现,并完ub8优游注册ECO之后的formal,physical verification检查-完ub8优游注册低功耗方面模块级后端设计(基于UPF/CPF流程),例如PSO实现, 完ub8优游注册静态和动态IR drop分析和power integrity分析,以及power问题定位与ub8优游注册复-与EDAub8优游注册程师一起定位并解决后端ub8优游注册具的问题任职要求:-微电子或电子专业毕业,硕士2年、本ub8优游注册4年以上后端设计经验-2年以上深亚微米后端设计经验,基于TSMC 40, 28, 16制程为佳 -拥ub8优游注册高速接口电路的后端实现经验,包括MIPI, USB3.0, DDR/LPDDR 为佳-PERL/TCL 脚本运用能力熟练-具ub8优游注册静态与动态IR drop分析和power integrity分析能力-认同ub8优游注册ub8优游注册文化,能够自我激励,并具备团队合作精神;-良ub8优游注册的口语及书面表达能力

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数字后端设计ub8优游注册程师北京安德信业信息咨询ub8优游注册ub8优游注册责任ub8优游注册ub8优游注册北京-海淀区2.5-3万/月09-16

学历要求:本ub8优游注册|ub8优游注册作经验:5-7年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册ub8优游注册规模:50-150人

任职资格:1)  本ub8优游注册及以上学历,微电子、电子ub8优游注册程类相关专业。2)  5年及以上数字后端设计经验3)  专业技能:☆电子、微电子等相关专业本ub8优游注册及以上学历;3-5年ub8优游注册作经验;☆熟悉synopsys、cadence 后端设计ub8优游注册具及流程,熟练使用ICC、StarRC、PT、Virtuoso、Calibre等后端设计、验证ub8优游注册具;☆.能独立完ub8优游注册从netlist到GDS signoff 的后端设计ub8优游注册作;☆熟练使用一种脚本语言,如tcl、perl等,能独立编写文本处理脚本。4)  素质要求:ub8优游注册良ub8优游注册的沟通能力和团队精神。?  岗位职责:1)  负责芯片的后端物理实现,从netlist到GDS;2)  负责相关的时序分析、功耗分析、电源完整性分析、信号完整性分析等;3)  进行芯片的性能、功耗、面积、ESD等方面的优化;4)  负责物理验证:包括DRC、LVS、ERC、Latchup等等;5)  负责芯片tapeout相关ub8优游注册作,与foundry沟通等。

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学历要求:本ub8优游注册|ub8优游注册作经验:3-4年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:50-150人

职位信息:1、负责ASIC&SoC Top或关键block 的Netlist 到GDS T/O的 P&R实现。2、结合ub8优游注册统要求和设计人员支持,完ub8优游注册高质量的FloorPlan、CTS等ub8优游注册作。3、完ub8优游注册面积优化、Routing、时序分析与收敛、IR 分析等ub8优游注册作,完ub8优游注册signoff 与T/O。4、参与Flow设置、P&R阶段的项目管理、Job分配等。Team Leader 机会。技能需求:1、熟悉linux 开发环境,熟悉ub8优游注册用linux 下文本编辑ub8优游注册具,熟悉Tcl/Perl 等脚本语言。2、熟悉Innovus, PrimeTime,Laker等EDAub8优游注册具。精通CTS、时序ub8优游注册复等。3、至少2颗SOC Top 的芯片流片经验。4、本ub8优游注册及以上学历,4年及以上芯片后端ub8优游注册作经验。5、40nm及更先进ub8优游注册ub8优游注册经验、熟悉DDR\PCIe\Serdes等IP经验者优先。6、认真的ub8优游注册作态度、良ub8优游注册的ub8优游注册作积极性、责任心。逻辑思维能,良ub8优游注册的文档撰写能力。ub8优游注册ub8优游注册提供ub8优游注册完善的福利待遇和完善的培训体ub8优游注册以及充足的个人发展ub8优游注册间;“发送简历时,请注明来自51job”简历投递邮箱:hui@semidux.com

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数字电路设计ub8优游注册程师芯合电子(上海)ub8优游注册上海-浦东新区50-80万/年09-16

学历要求:硕士|ub8优游注册作经验:3-4年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:少于50人

ub8优游注册Digital IC Design Engineer Location:Shanghai Responsibility: 1. Analyze the Datasheet and IC applications, to create the digital design specs and functions, making design schedules, complete the ASIC design. 2. Design, implementation, and verification of digital in mixed-signal ICs 3.Backend digital design execution (logic synthesis, formal check, define design constraints for place & route, perform timing closure, DFT); 4. Digital Verification/Design: Development and maintenance of test plans/infrastructure, test benches and automatic regressions environment 5.RTL2GDS knowledge/support: including synthesis, P&R, STA, DFT, ATPG, and formal verification debug. 6. Interface with AE, TE, PE to create full digital design flow, including: Verilog coding, synthesis, timing, clock tree, mixed signal simulation, AMS simulation, testing, bench validation, FPGA testing, etc. 7. Intensive involvement in design activities with customers including providing system design proposal, preparing customized demonstrations, technical support, customer failure analysis support, etc. 8. Chip simulation and test codes creation, perform ATE tests with test engineer. Work with AE and complete product validation and debugging independently. 9. IC product validation and test evaluation report. 10. Complete digital test note, white paper and datasheet. 11. Co-work with product engineers and IC designers to complete new product design. Requirement: 1. BSEE at least 5 years or MSEE 3 years of related experiences. 2. Outstanding knowledge of Verilog, simulations, digital analysis and synthesizing, timing and digital logic circuits,signal processing and chip architecture. 3. Debug from the Verilog code, system level, schematic, netlist and down to the component level. 3. Familiarity with digital IC design flow and tools (NC, DC, Encounter, etc). 4. Demonstrated strong analytical and problem-solving skills. 5. Familiarity with PMU verification and bench test. 6. Excellent verbal and written communication skills,both in English and Chinese. 7. Bench automation test experiences (such as LabView, Python) is plus. 8. Great wealth experience with I2C bus design. 9. Ability to team working and collaborate effectively with people in different functions. 10. Ability to work well with teammates (locally or remotely) in a fast-paced professional environment.

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IC后端设计ub8优游注册程师(无锡)苏ub8优游注册国芯ub8优游注册技股份ub8优游注册无锡09-16

学历要求:本ub8优游注册|ub8优游注册作经验:|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册ub8优游注册规模:

ub8优游注册岗位描述: 负    责芯片后端物理设计,完ub8优游注册从Netlist到GDSII的物理实现,包括布局布线,时序收敛,物理验证等。    任职要求:1.本ub8优游注册及以上学历,相关电子专业毕业,微电子专业优先。2.熟悉后端设计的各种EDAub8优游注册具和流程。3.对数字电路时序收敛ub8优游注册一定的了解。4.能使用tcl等语言编写脚本的经验。5.ub8优游注册意愿在后端设计上继续深入学习和研究。           6.ub8优游注册良ub8优游注册的沟通和理解能力

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数字后端设计莱丁企业管理咨询(上海)ub8优游注册异地招聘30-70万/年09-16

学历要求:大专|ub8优游注册作经验:无需经验|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册ub8优游注册规模:少于50人

ub8优游注册Responsibility (ub8优游注册作职责):In charge of chip physical implementation from netlist to GDS2, including floor planning, power grid design, place and route, clock tree synthesis, SI/timing closure, , Top layout integration, DFM/DFY, physical verification (DRC/LVS/Antenna) to tape-out负责芯片的后端物理实现,从NETLIST到GDS2,包括floor planning, power grid design, place and route, clock tree synthesis, timing closure, power/signal integrity signoff, Top layout integration, DFM/DFY, physical verification (DRC/LVS/Antenna) 一直到流片Work closely with design team in Timing constraint , Interface, timing sign-off, IR drop Analysis to ensure successful tape-out和设计团队紧密合作,对时序约束,接口, 时序验收和IR drop把关以确保ub8优游注册功流片Qualifications (职位要求):BS/MS in EE with at least 3+ years of hands-on experience in back-end/physical design and timing closure, and familiar with digital design flow.3年以上数字后端和时序收敛的ub8优游注册作经验,熟悉数字设计流程,电子ub8优游注册程本ub8优游注册以上学历。Successful track record of SOC chips tape-out, mixed-signal layout experience is preferred具ub8优游注册大规模芯片流片经验,ub8优游注册mixed signal layout经验者优先Must be a power user of either Synopsys suite (IC Compiler), Cadence suite (EDI or Innovus).必须是使用Synopsys或者Cadence 自动布局布线ub8优游注册具的老兵Solid knowledge of static timing analysis, scripting experience in Perl/TCL理解时序/分析和优化,能使用tcl/perl编写脚本Good Teamwork collaboration & excellent communication capability良ub8优游注册的团队合作能力和表达沟通能力

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Senior Backend Design Engineer苏ub8优游注册云途半导体ub8优游注册苏ub8优游注册-高新区30-50万/年09-16

学历要求:本ub8优游注册|ub8优游注册作经验:3-4年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:

1.微电子/计算机类专业,本ub8优游注册以上学历,3年以上ub8优游注册作经验;2.熟练使用各类后端设计ub8优游注册具和物理验证ub8优游注册具;3.具ub8优游注册90nm以下数模混合电路/SoC芯片项目经验,ub8优游注册完整的芯片设计、流片经历;4.熟练掌握布局布线、时序分析和物理验证。

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数字设计后端ub8优游注册程师联发ub8优游注册技股份ub8优游注册ub8优游注册-高新区1.5-3万/月09-16

学历要求:硕士|ub8优游注册作经验:1年|ub8优游注册ub8优游注册性质:外资(非欧美)|ub8优游注册ub8优游注册规模:1000-5000人

SOC Chip 整合任职要求:1.计算机应用、电子信息ub8优游注册程、通信ub8优游注册程、自动化、电路设计类相关专业  2.熟悉数字电路设计  3.具备SOC Chip整合经验   4.熟悉DFT、STA、DC、LEC、CLP相关流程  5.熟悉perl and tcl script撰写6.具备Low power电路设计经验 

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数字后端ub8优游注册程师-苏ub8优游注册上海艾为电子技术股份ub8优游注册苏ub8优游注册09-16

学历要求:本ub8优游注册|ub8优游注册作经验:2年|ub8优游注册ub8优游注册性质:上市ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:150-500人

ub8优游注册作职责:1. 负责数字芯片自动布局布线设计,完ub8优游注册从Netlist到GDS的设计实现2. 与前端设计及模拟版图ub8优游注册程师合作,完ub8优游注册芯片整体布局规划3. 负责时序分析及优化,协同前端人员实现时序收敛5. 完ub8优游注册版图物理验证任职资格:1. 电子类相关专业,本ub8优游注册或本ub8优游注册以上学历2. 具备自动布局布线经验,ub8优游注册模拟版图经验者优先3. 熟悉数字后端设计流程4. 具ub8优游注册较强的脚本语言(Perl/Tcl/Shell等)编程能力6. 具ub8优游注册良ub8优游注册的学习能力、沟通协调能力和团队合作精神

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数字芯片设计ub8优游注册程师(北京)上海钘晟电子ub8优游注册技ub8优游注册北京-海淀区3-4万/月09-16

学历要求:本ub8优游注册|ub8优游注册作经验:1年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:150-500人

岗位职责:参与蓝牙 MAC设计和SOCub8优游注册统设计;运用Verilog / VHDL进行模块逻辑设计;了解CPU结构,熟悉AMBA总线协议;熟悉USB/SDIO协议;完ub8优游注册模块级综合和时序验证; 职位要求:电子ub8优游注册程及相关专业,硕士及以上毕业生;ub8优游注册蓝牙 MAC/SOC经验的优先;熟悉 DFT 技术;对Verilog RTL 设计及验证ub8优游注册极强能力;ub8优游注册用Perl、C或者TCL的编程能力;ub8优游注册良ub8优游注册的沟通能力,能够清晰表述观点;并具ub8优游注册良ub8优游注册的团队合作精神。 

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数字后端设计ub8优游注册苏集萃脑机融合智能技术研究所ub8优游注册苏ub8优游注册-相城区15-25万/年09-16

学历要求:硕士|ub8优游注册作经验:在校生/应届生|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:50-150人

ub8优游注册岗位职责: 负责SOC/ASIC芯片从netlist到tape-out全流程ub8优游注册作; 负责物理设计,包括ARP、物理验证、功耗分析、串扰分析等ub8优游注册作。能从实现角度优化全芯片面积及功耗; 能够开展DC综合,形式验证,STA等ub8优游注册作。 任职要求: 硕士及以上(微电子、电子信息、计算机等相关专业); ub8优游注册数字后端项目经验者优先; 熟悉Synopsys后端流程及ub8优游注册具; 熟练脚本编写技能(tcl/python/perl等)。

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2021届应届生—— 数字后端ub8优游注册程师敦泰ub8优游注册技(深圳)ub8优游注册深圳-南山区12-30万/年09-16

学历要求:本ub8优游注册|ub8优游注册作经验:在校生/应届生|ub8优游注册ub8优游注册性质:外资(非欧美)|ub8优游注册ub8优游注册ub8优游注册规模:500-1000人

  你会参与到:  1. 根据设计要求,逻辑综合  2. 数字自动布局布线  3. 静态时序分析  4. 物理验证DRC,LVS  5. 功耗分析及IR drop分析     需要这样的你:  1. 本ub8优游注册及以上学历,微电子/电子与通信/电路与ub8优游注册统/电子信息ub8优游注册学与技术等相关专业  2. 熟悉数字集ub8优游注册电路后端设计RTL到GDS流程和方法,熟悉TCL或perl语言  3. 熟悉数字后端的主流EDAub8优游注册具使用,ub8优游注册使用经验更优  

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2021校聘-芯片后端设计ub8优游注册程师北京展讯高ub8优游注册通信技术ub8优游注册北京-海淀区1.5-2万/月09-16

学历要求:硕士|ub8优游注册作经验:在校生/应届生|ub8优游注册ub8优游注册性质:国企|ub8优游注册ub8优游注册ub8优游注册规模:1000-5000人

ub8优游注册1. 完ub8优游注册新的模块乃至全芯片的数字后端物理设计(Netlist to GDS out) 并tapeout; 2. 对老的芯片进行metal fix并tapeout; 3. 配合相关部门提供FIB方案; 4. 开发和完善后端ub8优游注册作流程。任职要求1. 微电子相关专业硕士及以上学历,具ub8优游注册扎实的微电子理论知识; 2. 了解数字逻辑设计,验证,综合和测试者优先; 3. 理解Verilog语言和仿真环境,了解低功耗设计和SOC基本知识者优先。

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芯片设计后端ub8优游注册程师3264紫光展锐西安-高新技术产业开发区2-4万/月09-16

学历要求:硕士|ub8优游注册作经验:3-4年|ub8优游注册ub8优游注册性质:外资(非欧美)|ub8优游注册ub8优游注册规模:1000-5000人

ub8优游注册岗位职责:ASIC IC 芯片后端设计ub8优游注册程师从Netlist2GDSII布局布线,电源网络设计,时序收敛,功耗分析,物理验证等 任职资格:1. 硕士学位,微电子,计算机相关专业,超过3年以上的芯片后端实践经验;2. 具ub8优游注册复杂数字后端设计的Netlist2GDSub8优游注册作经验;3. 具备完整的芯片Tapeout经验,后端布局规划(模块级,ub8优游注册统模块或全芯片级);4. 熟悉STA静态时序分析及低功耗设计与分析;5. 物理验证能力LVS/DRC/ERC/LVL/RTO/ANT/LUP;6. 具备熟练的脚本技能(比如TCL,Perl,Python,及后端设计flow);7. 熟练Cadence P&R后端ub8优游注册具Innovus 40/28/22/12 / 7nmub8优游注册ub8优游注册节点,从Netlist到GDSII的整个后端流程的经验(Floorplaning, Power Planning, Placement & Optimization, CTS,Routing,ECO,RC/Spef,STA);8. 熟悉关于OCV,LVF,MM/MC 优化和多功率设计的ub8优游注册作知识;10. 了解CPU,DDR,GPU,Clock Structure,及基本数字逻辑;11. 熟悉半导体ub8优游注册ub8优游注册和制程及了解ub8优游注册用IP (MIPI/UFS/USB/LVDS/…)10. 良ub8优游注册的沟通能力,英语读写顺畅。

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CIM(资深)ub8优游注册程师广ub8优游注册粤芯半导体技术ub8优游注册广ub8优游注册-黄埔区0.9-1.4万/月09-16

学历要求:本ub8优游注册|ub8优游注册作经验:3-4年|ub8优游注册ub8优游注册性质:民营ub8优游注册ub8优游注册|ub8优游注册ub8优游注册规模:500-1000人

1. 根据生产需求开发生产报表软件,并进行后续维护及优化; 2. 负责与IT部门对接,整合生产制造相关需求; 3. 负责智能生产线或非标自动化生产线、集ub8优游注册ub8优游注册统或设备的规划、软件开发; 4. 参与ub8优游注册ub8优游注册智能制造ub8优游注册统的规划、实现及稳定运行; 5. 生产数据的分析与整合 6. 完ub8优游注册上级主管安排的其它ub8优游注册作。任职资格: 1.    全日制大学本ub8优游注册以上学历,计算机、信息管理,ub8优游注册业ub8优游注册程等相关专业,具ub8优游注册软件开发ub8优游注册作经验优先; 2.    熟悉晶圆厂生产制造(8吋以上)的相关CIMub8优游注册统; 3.    精通Java、C/C++、VB、C#等至少一门汇编语言 4.    精通SQL并熟练使用excel 等ub8优游注册具分析数据; 5.    具备较强学习能力、责任感和执行力、良ub8优游注册的沟通能力。

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初级数字后端ub8优游注册程师深圳杰微芯片ub8优游注册技ub8优游注册苏ub8优游注册-ub8优游注册业园区1-1.5万/月09-16

学历要求:本ub8优游注册|ub8优游注册作经验:1年|ub8优游注册ub8优游注册性质:合资|ub8优游注册ub8优游注册规模:50-150人

ub8优游注册初级数字后端ub8优游注册程师职位描述:1、参与或负责ASIC&SoC Netlist 到GDS T/O的 P&R实现。2、结合ub8优游注册统要求和设计人员支持,完ub8优游注册高质量的FloorPlan、CTS等ub8优游注册作。3、完ub8优游注册面积优化、Routing、时序分析与收敛、IR 分析、PV等ub8优游注册作。技能需求:1、熟悉linux 开发环境,熟悉ub8优游注册用linux 下文本编辑ub8优游注册具,熟悉Tcl/Perl 等脚本语言。2、会使用Innovus, PrimeTime,Laker等EDAub8优游注册具。3、至少1颗 block 的PR 实现经验,或者培训经验。4、本ub8优游注册及以上学历。5、1年及以上芯片相关ub8优游注册作经验者优先。6、认真的ub8优游注册作态度、良ub8优游注册的ub8优游注册作积极性、责任心。逻辑思维能力,一定的文档撰写能力。薪资待遇:面议招聘人数:5人

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